Lab MyHDL

Praticando

Agora é por sua conta, você deve descrever alguns circuitos lógicos combinacionais bem simples em MyHDL.

Testando no hardware

Faća o download do programa que facilita a programacão da FPGA (desenvolvido internamente pelo Eduardo Marossi):

• https://github.com/Insper/fpgaloader/releases

E com a FPGA plugada no computador execute o programa.

Executando na FPGA

Agora vamos entender como conseguimos usar o nosso hardware descrito em MyHDL em um hardware real (FPGA), para isso temos que primeiro converter o MyHDL para VHDL e então usar a ferramenta da Intel (Quartus) para sinterizar o nosso hardware. Depois disso temos que programar a FPGA, a seguir temos uma visão simplificada do fluxo:

   toplevel.py   ---> toplevel.v ---> yosys ---> .rbf ---> FPGA
       ^                                  
       |                                   
    componente.py                        

Notem que agora o nosso módulo precisa ler e acionar pinos (interface com o mundo externo), normalmente a última camada de um projeto de hardware (aquela que realmente acessa os pinos) é chamada de toplevel. Os pinos dessa camada possuem nomes fixos, por isso temos que mapear os pinos do HW para os sinais do nosso módulo. Nessa primeira etapa iremos utilizar os seguintes componentes da nossa placa:

Onde:

• LED: 10 leds que acendem com lógica 1
• Push Buttons: 4 botões que quando apertados fornecem lógica 0
• Slide Switchs: 10 Slides que quando acionados forcem lógica 1
• HEX Displays: 6 displays de 7 segmentos (anodo comum)

Gerando toplevel.vhd

O programa toplevel.py faz o mapeamento do componente para os pinos da FPGA e gera o arquivo toplevel.vhd que será utilizado pelo Quartus para gerar o arquivo binário que irá ser programado na FPGA, a ideia desse módulo é mapear os sinais do componente para nomes e tamanhos fixos que serão utilizados pelo programa.

@block
def toplevel(LEDR, SW, KEY, HEX0, HEX1, HEX2, HEX3, HEX4, HEX5, CLOCK_50, RESET_N):
    ...

    ic1 = exe4(ledr_s, SW)

    ...

# pinos
LEDR = Signal(intbv(0)[10:]) # (1)
SW = Signal(intbv(0)[10:])
KEY = Signal(intbv(0)[4:])
HEX0 = Signal(intbv(1)[7:])
HEX1 = Signal(intbv(1)[7:])
HEX2 = Signal(intbv(1)[7:])
HEX3 = Signal(intbv(1)[7:])
HEX4 = Signal(intbv(1)[7:])
HEX5 = Signal(intbv(1)[7:])

# instance e generate vhd
top = toplevel(LEDR, SW, KEY, HEX0, HEX1, HEX2, HEX3, HEX4, HEX5)
top.convert(hdl="verilog") #

Notem que os sinais criados são do tipo Signal(intbv(0)[X:]), isso indica que estamos manipulando um vetor de bits de tamanho X, no caso do LED, indicamos que o vetor é do tamanho 10, e no caso das KEY de tamanho 4. Com isso, podemos dentro do componente acessar individualmente cada um dos elementos do vetor:

@block
def exe4(led, sw):
   @always_comb
   def comb():
       led[0].next = sw[0] and (not sw[1])

return instances()

Gerando .rbf

O processo de gerar um hardware que posso ser executado na FPGA é complexo e até pouco tempo não existiam ferramentas opensource que fazem isso. Iremos utilizar uma série de softwares opensource que realizam a síntese do nosso projeto para algo que possa ser programado na FPGA.

Programando FPGA

Agora com a FPGA plugada no computador podemos programar, para isso basta abrir o programa fpgaloader e arrastar o arquivo toplevel.rbf para o programa.

Praticando - parte 2

Vamos praticar um pouco mais, agora usando a FPGA. Para cada um dos módulos a seguir, implemente o MyHDL e então execute na FPGA.

led0 = sw[0]
leds[0].next = led0
leds[1].next = not led0

ic1 = exe5(ledr_s, SW)
+ic2 = sw2hex(HEX0, SW)